Xilinx FPGA 보드 이용하여 테스트 하기

Xilinx FPGA 보드 이용하기

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프로젝트를 위해 Xilinx 사의 FPGA 보드를 이용하려니 자료가 없어 기록 용으로 작성한다.

 

먼저 사용한 보드는    Spartan6 XC6SLX9   

 

여기서 한가지 참고하면 좋은 부분은 FPGA의 제품 명이다..

위의 사진을 참고하면 아래와 같이 품명이 적혀있는 것을 알 수 있는데,

 

XC6SLX9                        → device type

TQG144BIV1745          → package type/date

D5501283A                    → Lot Code

2C                                   → speed grade

 

설계시 필요한 부분은 위에 두 개인데, 이는 제품의 핀 번호를 찾을 때 알아야 하기 때문이다. 

하지만, 요즘은 제품을 구매하면 아래 첨부된 것과 같은 메뉴얼을 주게 되는데, 해당 매뉴얼에서 FPGA chip 옆에 검은 글씨로 적혀 있는 부분이 pin 번호이다. 

 

NET "new_data" LOC = "P13";

 

이런 식으로 적어주면 된다. (constraints 설정)

Device/Package 6slx9tqg144 Wed Mar 31 17:26:10 2010   Pin	Bank	BUFIO2	Pin Description   P144	0	TL	IO_L1P_HSWAPEN_0  P143	0	TL	IO_L1N_VREF_0  P142	0	TL	IO_L2P_0  P141	0	TL	IO_L2N_0  P140	0	TL	IO_L3P_0  P139	0	TL	IO_L3N_0  P138	0	TL	IO_L4P_0  P137	0	TL	IO_L4N_0  P134	0	TL	IO_L34P_GCLK19_0  P133	0	TL	IO_L34N_GCLK18_0  P132	0	TL	IO_L35P_GCLK17_0  P131	0	TL	IO_L35N_GCLK16_0  P127	0	TR	IO_L36P_GCLK15_0  P126	0	TR	IO_L36N_GCLK14_0  P124	0	TR	IO_L37P_GCLK13_0  P123	0	TR	IO_L37N_GCLK12_0  P121	0	TR	IO_L62P_0  P120	0	TR	IO_L62N_VREF_0  P119	0	TR	IO_L63P_SCP7_0  P118	0	TR	IO_L63N_SCP6_0  P117	0	TR	IO_L64P_SCP5_0  P116	0	TR	IO_L64N_SCP4_0  P115	0	TR	IO_L65P_SCP3_0  P114	0	TR	IO_L65N_SCP2_0  P112	0	TR	IO_L66P_SCP1_0  P111	0	TR	IO_L66N_SCP0_0  P109	NA	NA	TCK  P110	NA	NA	TDI  P107	NA	NA	TMS  P106	NA	NA	TDO  P105	1	RT	IO_L1P_1  P104	1	RT	IO_L1N_VREF_1  P102	1	RT	IO_L32P_1  P101	1	RT	IO_L32N_1  P100	1	RT	IO_L33P_1  P99	1	RT	IO_L33N_1  P98	1	RT	IO_L34P_1  P97	1	RT	IO_L34N_1  P95	1	RT	IO_L40P_GCLK11_1  P94	1	RT	IO_L40N_GCLK10_1  P93	1	RT	IO_L41P_GCLK9_IRDY1_1  P92	1	RT	IO_L41N_GCLK8_1  P88	1	RB	IO_L42P_GCLK7_1  P87	1	RB	IO_L42N_GCLK6_TRDY1_1  P85	1	RB	IO_L43P_GCLK5_1  P84	1	RB	IO_L43N_GCLK4_1  P83	1	RB	IO_L45P_1  P82	1	RB	IO_L45N_1  P81	1	RB	IO_L46P_1  P80	1	RB	IO_L46N_1  P79	1	RB	IO_L47P_1  P78	1	RB	IO_L47N_1  P75	1	RB	IO_L74P_AWAKE_1  P74	1	RB	IO_L74N_DOUT_BUSY_1  P73	NA	NA	SUSPEND  P72	2	NA	CMPCS_B_2  P71	2	NA	DONE_2  P70	2	BR	IO_L1P_CCLK_2  P69	2	BR	IO_L1N_M0_CMPMISO_2  P67	2	BR	IO_L2P_CMPCLK_2  P66	2	BR	IO_L2N_CMPMOSI_2  P65	2	BR	IO_L3P_D0_DIN_MISO_MISO1_2  P64	2	BR	IO_L3N_MOSI_CSI_B_MISO0_2  P62	2	BR	IO_L12P_D1_MISO2_2  P61	2	BR	IO_L12N_D2_MISO3_2  P60	2	BR	IO_L13P_M1_2  P59	2	BR	IO_L13N_D10_2  P58	2	BR	IO_L14P_D11_2  P57	2	BR	IO_L14N_D12_2  P56	2	BR	IO_L30P_GCLK1_D13_2  P55	2	BR	IO_L30N_GCLK0_USERCCLK_2  P51	2	BL	IO_L31P_GCLK31_D14_2  P50	2	BL	IO_L31N_GCLK30_D15_2  P48	2	BL	IO_L48P_D7_2  P47	2	BL	IO_L48N_RDWR_B_VREF_2  P46	2	BL	IO_L49P_D3_2  P45	2	BL	IO_L49N_D4_2  P44	2	BL	IO_L62P_D5_2  P43	2	BL	IO_L62N_D6_2  P41	2	BL	IO_L64P_D8_2  P40	2	BL	IO_L64N_D9_2  P39	2	BL	IO_L65P_INIT_B_2  P38	2	BL	IO_L65N_CSO_B_2  P37	2	NA	PROGRAM_B_2  P35	3	LB	IO_L1P_3  P34	3	LB	IO_L1N_VREF_3  P33	3	LB	IO_L2P_3  P32	3	LB	IO_L2N_3  P30	3	LB	IO_L36P_3  P29	3	LB	IO_L36N_3  P27	3	LB	IO_L37P_3  P26	3	LB	IO_L37N_3  P24	3	LB	IO_L41P_GCLK27_3  P23	3	LB	IO_L41N_GCLK26_3  P22	3	LB	IO_L42P_GCLK25_TRDY2_3  P21	3	LB	IO_L42N_GCLK24_3  P17	3	LT	IO_L43P_GCLK23_3  P16	3	LT	IO_L43N_GCLK22_IRDY2_3  P15	3	LT	IO_L44P_GCLK21_3  P14	3	LT	IO_L44N_GCLK20_3  P12	3	LT	IO_L49P_3  P11	3	LT	IO_L49N_3  P10	3	LT	IO_L50P_3  P9	3	LT	IO_L50N_3  P8	3	LT	IO_L51P_3  P7	3	LT	IO_L51N_3  P6	3	LT	IO_L52P_3  P5	3	LT	IO_L52N_3  P2	3	LT	IO_L83P_3  P1	3	LT	IO_L83N_VREF_3  P108	NA	NA	GND  P113	NA	NA	GND  P13	NA	NA	GND  P130	NA	NA	GND  P136	NA	NA	GND  P25	NA	NA	GND  P3	NA	NA	GND  P49	NA	NA	GND  P54	NA	NA	GND  P68	NA	NA	GND  P77	NA	NA	GND  P91	NA	NA	GND  P96	NA	NA	GND  P129	NA	NA	VCCAUX  P20	NA	NA	VCCAUX  P36	NA	NA	VCCAUX  P53	NA	NA	VCCAUX  P90	NA	NA	VCCAUX  P128	NA	NA	VCCINT  P19	NA	NA	VCCINT  P28	NA	NA	VCCINT  P52	NA	NA	VCCINT  P89	NA	NA	VCCINT  P122	0	NA	VCCO_0  P125	0	NA	VCCO_0  P135	0	NA	VCCO_0  P103	1	NA	VCCO_1  P76	1	NA	VCCO_1  P86	1	NA	VCCO_1  P42	2	NA	VCCO_2  P63	2	NA	VCCO_2  P18	3	NA	VCCO_3  P31	3	NA	VCCO_3  P4	3	NA	VCCO_3    Total Number of Pins generated, 144

 

SCHEMATIC_XC6SLX_MODULE_Public.pdf

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